vhdl - 如何在 VHDL 中制作一个简单的 4 位奇偶校验器？

Question

我正在尝试学习 VHDL，并且正在尝试制作 4 位奇偶校验器。这个想法是这些位来自一条输入线(每个时钟脉冲一位)，检查器应该找出 4 位序列中是否有奇数个 1(即 1011 、 0100 等)并发送错误输出(例如错误标志:错误<='1')如果有。

谁能给我举个例子，让我研究一下？

我曾尝试在网上搜索，但我发现的所有讨论都与更复杂的事情有关，我无法理解。

Answer 1

VHDL 2008 标准提供了一个新的异或运算符来执行此操作。比 Aaron 提供的传统解决方案简单得多。

signal Data : std_logic_vector(3 downto 0) ;
signal Parity : std_logic ;
. . .
Parity <= xor Data ;