- html - 出于某种原因,IE8 对我的 Sass 文件中继承的 html5 CSS 不友好?
- JMeter 在响应断言中使用 span 标签的问题
- html - 在 :hover and :active? 上具有不同效果的 CSS 动画
- html - 相对于居中的 html 内容固定的 CSS 重复背景?
我正在尝试检测我的选择器输入信号的变化。当我找到第一个发生变化的输入(上升沿或下降沿)时,我给出一个索引作为输出。当我尝试综合我的源代码时,出现错误“不受支持的时钟语句”。 A也尝试使用“rising_edge”和“falling_edge”,但我得到了同样的错误。这是我的代码
library ieee;
use ieee.std_logic_1164.all;
entity Selector is
port (
X1: in std_logic;
X2: in std_logic;
X3: in std_logic;
X4: in std_logic;
X5: in std_logic;
X6: in std_logic;
O: out std_logic_vector(2 downto 0)
);
end Selector;
architecture behave of Selector is
begin
process(X1,X2,X3,X4,X5,X6)
begin
if (X1'event) then
O <= "000";
elsif (X2'event) then
O <= "001";
elsif (X3'event) then
O <= "010";
elsif (X4'event) then
O <= "011";
elsif (X5'event) then
O <= "100";
elsif (X6'event) then
O <= "101";
else
O <= "000";
end if;
end process;
end behave;
是否有替代解决方案?
最佳答案
您需要一个额外的时钟输入来比较当前时钟周期中的 X1
、X2
... 的值与上一个时钟周期中的值时钟周期。如果 X
es 与时钟异步,您必须先将它们同步。
要使输入与时钟同步,您必须使用两个串联的 D 触发器对每个输入进行采样。第一个触发器的输出可能会受到亚稳态问题的损害,亚稳态问题在这些论文中有更详细的描述:
必须限制两个触发器(对于每个输入)之间的连接,以便它们之间的循环路径尽可能短。下面的实现将只显示两个触发器。可以在 sync_Bits 中找到更高级的实现。 PoC Library 的组成部分我是作者之一。
一旦输入与时钟同步,只需延迟另一个时钟周期即可。这将构成最后一个值,因此您可以将当前值与最后一个值进行比较以检测信号变化。输入时钟的频率必须比 X 输入之一的变化频率快得多:
这是一个可能的实现:
library ieee;
use ieee.std_logic_1164.all;
entity Selector is
port (
clk : in std_logic;
X1: in std_logic;
X2: in std_logic;
X3: in std_logic;
X4: in std_logic;
X5: in std_logic;
X6: in std_logic;
O: out std_logic_vector(2 downto 0)
);
end Selector;
architecture behave of Selector is
signal X : std_logic_vector(6 downto 1); -- all inputs in one vector
signal X_meta : std_logic_vector(6 downto 1); -- first sampling stage
signal X_curr : std_logic_vector(6 downto 1); -- second sampling stage =
-- current value
signal X_last : std_logic_vector(6 downto 1); -- last value of X_curr
begin
-- Concatenate all inputs to one vector for shorter code below.
X <= X6 & X5 & X4 & X3 & X2 & X1;
-- Synchronize external inputs to clock. If the X* inputs are already
-- synchronous to 'clk' then replace this process with:
-- X_curr <= X;
sync: process(clk)
begin
if rising_edge(clk) then
-- The path betweeen these two flip-flops must be constrained for a
-- short delay, so that, the wire in between is as ahort as
-- possible.
X_meta <= X;
X_curr <= X_meta;
end if;
end process;
-- This statement delays the current value X_curr by one clock cycle.
X_last <= X_curr when rising_edge(clk);
-- Comparison and selector output.
process(X_curr, X_last)
begin
if (X_curr(1) xor X_last(1)) = '1' then
O <= "000";
elsif (X_curr(2) xor X_last(2)) = '1' then
O <= "001";
elsif (X_curr(3) xor X_last(3)) = '1' then
O <= "010";
elsif (X_curr(4) xor X_last(4)) = '1' then
O <= "011";
elsif (X_curr(5) xor X_last(5)) = '1' then
O <= "100";
elsif (X_curr(6) xor X_last(6)) = '1' then
O <= "101";
else
O <= "000";
end if;
end process;
end behave;
关于vhdl - 检测 std_logic vhdl 中的变化,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/35046332/
同时使用 VHDL-2019 IEEE 规范部分。 5.2.3.1.一般 "However, an implementation shall allow the declaration of any
我正在设计通用移位算术运算符。除了以下面介绍的方式使用 32 位多路复用器(解码器)之外,还有更好的方法来实现它吗? ENTITY isra IS PORT ( clk: in std_lo
描述:我正在尝试编写一个具有 4 个输入和 3 个输出的 LUT(查找表)的 vhdl 模块。我希望我的 3 位输出是一个二进制数,等于输入中 1 的个数。 我的真值表: ABCD|XYZ 0000|
我想使用 vhdl 制作幂函数,其中幂是浮点数,数字是整数(将始终为“2”)。 2^ 一些浮点数。 我使用 ieee 库和(fixed_float_types.all、fixed_pkg.all 和
是否有可能有一个通用的包? 这意味着当我实例化实体时,我提供了一些泛型,包将依赖于它。 我有一个块,我想多次使用,每次使用不同的包(即不同的参数) 我必须使用包,因为我想使用数组数组,而我只能使用包来
使用 VHDL,我希望有一些寄存器在每个寄存器中存储 16 位。 所以我发现 VHDL 有一个内置数组,我想用它在 iy 中的每个元素中存储 16 位,所以我想知道 VHDL 是否将此数组映射到实际寄
在 vhdl 中我可以定义我自己的枚举类型并创建这种类型的信号: type tp is (red,green,blue,yellow); signal sg: tp := red; 但现在我想要一个
我是 VHDL 的新手。 有一行,如下所示: constant TIME_DELTA : time := 100 ns; 这是什么字time在行吗?是不是和integer一样的数据类型?当我在互联网上
A <= 3 * B; 上面语句中的3是一个整数或自然数。如果它是自然数,如果我在那里使用负数怎么办? VHDL 是否将其识别为整数? 最佳答案 整数文字属于匿名预定义类型universal_inte
我为以下 vhdl 代码编写了测试平台: library ieee; USE ieee.std_logic_1164.all; ---USE ieee.std_logic_unsigned.all;
我有使用 Verilog/SystemVerilog 的经验,但我是 VHDL 新手,我试图弄清楚何时应该使用组件实例化或实体实例化。我所说的组件实例化是指在实例化实体组件之前声明实体组件的传统方式。
我一直无法理解如何在 VHDL 中取消引用指针。 我想到的是一个 C 代码,如: int a; int* ptr_a; a = 42; ptr_a=&a; *ptr_a=451;/
我为以下 vhdl 代码编写了测试平台: library ieee; USE ieee.std_logic_1164.all; ---USE ieee.std_logic_unsigned.all;
我想知道VHDL中是否定义了整数溢出。我在 2002 年规范中找不到任何内容。 作为示例(注意,这可能无法编译,它只是一个通用示例...): entity foo is port ( clk
如何组合/捆绑语句以供进一步使用和更好地处理?例如,像这样的一些赋值会在以后的例程调用中多次使用。 ADDR_PC '0'); constant OP_NOP: std
我正在编写一个 IP 核,根据用户选择的通用参数,并非所有 OUT/IN 端口都是必需的。是否可以有可选端口?我知道类似的事情应该是可能的,因为当我使用 Xilinx IP-Cores 时,根据参数,
我有一个数组: type offsets_type is array (4 downto 0) of std_logic_vector (4 downto 0); signal av : of
type有什么区别和 subtype在 VHDL 中,我应该在哪里使用它们? 我的理解是subtype只是主要类型之一的缩小版本,例如 integer :subtype small_integer i
我试图更好地使用 VHDL protected 类型,所以我将以下测试放在一起(当然只是为了说明 - 我的实际用例要复杂得多): type prot_type1 is protected proc
首先,我想声明这是我参加的模拟考试。我知道答案是:cout = 4ns,S = 7ns。只是在寻找一点解释。提前致谢。 对于下面所示的全加器的 VHDL 实现,输出 cout 和 S 何时稳定在它们的
我是一名优秀的程序员,十分优秀!