vhdl - 进程与 "vanilla"VHDL的区别

Question

我正在练习 VHDL，我有一个关于不需要过程的“简单”语句的基本问题。

我想知道两者的区别

c <= a and b;

语句不在进程内，只是在架构开始之后编写，并且

process(a,b)
begin
    c <= a and b;
end process;

这些结果会产生同样的结果吗？泰 :)

Answer 1

是的，这两个描述是等价的。

并发信号赋值c <= a and b在每次更新任何参数(a 或 b)时进行评估，并且每次更新敏感列表中的任何参数(a 或 b)时，该过程也会进行评估。

在这个简单的例子中它不需要使用 process ，但对于更复杂的表达式，process优点是像if这样的控制结构和 for可以使用，这在并发信号分配中不是直接可能的。此外，对于时序逻辑 a process是必需的。