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我正在尝试创建一个自测试 VHDL 测试台，在其中我需要将真或假状态(1 或 0)传递给调用 vsim 命令的命令行/shell，以传达整体通过/失败状态测试平台。
我的模拟器工具是modelsim。有办法实现吗？
最佳答案
VHDL-2008 标准未定义应如何使用随 stop(code) 和 finish(code) 提供的代码。由模拟器供应商决定。我所知道的唯一会返回该值的模拟器是 GHDL。
如果您使用 VUnit使用 Modelsim 或任何其他受支持的模拟器，您将获得针对各种不同错误情况(VHDL 断言、PSL 断言、模拟器崩溃，如空指针取消引用等)的退出代码。可以在 EdaPlayground 上找到完整的 VHDL 错误案例示例。 .
您还可以将 VUnit 与 SystemVerilog 和 UVM 结合使用，以实现相同的目的，如图所示 here .请注意，UVM 不提供此类错误检测功能 on its own .
免责声明:我是 VUnit 的作者之一。
关于vhdl modelsim 向命令行返回 "1"或 "0"状态，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/57574540/
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我是一名优秀的程序员,十分优秀！