vhdl - vivado block 设计器在修改 verilog 或 vhdl RTL 文件后不更新 block 设计中的 RTL 接口(interface)

Question

我敢发誓，vivado 有一个错误，它永远不会刷新对 RTL 文件、verilog 或 vhdl 所做的任何接口(interface)更改，在使用“添加模块”将其粘贴到“ block 设计”后......

让 Vivado 模块设计器查看对导入“模块设计”的 verilog 或 vhdl 文件的接口(interface)所做的文件更改的秘诀是什么？

然后您尝试通过从 block 设计中删除“rtl 模块”来暴力破解它，但不知何故它仍然被缓存并且看不到它，所以您最终会破坏您的项目并重新设置它，因为 vivado这样的POS工具...

所以我的问题是，软件中的 secret 重置按钮在哪里可以让它看到“ block 设计”中的 rtl 接口(interface)更改，而无需删除您的 vivado 项目并重新开始？

是否需要选择一些工具命令或菜单项？

Answer 1

如果不按照我的方式完成您的所有设置，我看不出哪里出了问题，所以我能做的最好的就是提出建议。 (是的，我每天都使用 Vivado)

我没有看到你描述的内容。事实上，只要我保存一个文件，Vivado 就会发现有变化，并告诉我一切都已过时。然后它要我重新运行所有综合、P&R 等。

检查你的设置:
在设置、工具设置、源代码中，“将源文件复制到项目中”和“从子目录添加源”复选框应该关闭。

我必须承认，在极少数情况下，Vivado 会“感到困惑”。这是在窗口中打开的源文件。如果文件已更改并且存在语法错误，它会继续在屏幕上显示旧文件并重新使用(正确的)旧文件。关闭窗口通常会有所帮助。

作为最后的手段，您可以清理您的 Vivado 工作空间。保留项目 (xpr) 文件!、波形和约束文件，但删除所有目录。您将失去它制作的所有 IP，并且必须重新运行所有综合。但我很少这样做。
如果您有 SDK 项目，请不要这样做，因为您的源文件也位于该项目的子目录中!但是作为一名优秀的程序员，您当然会备份这些内容......