verilog - 为什么在 verilog 中总是阻止内部不允许分配给 wire 数据类型变量？

Question

我想知道为什么在 verilog 中的 always block 内不允许对 wire 数据类型变量赋值？

Answer 1

电线(网)原本是作为连接媒介使用的，但它们并不保值。因此，您可以使用它们来连接模块、创建总线……有一个特殊的“分配”语句来分配它们。另一方面，Regs 旨在表示寄存器并保持值(value)。因此，您不能使用它们进行连接，也不能将电线用作寄存器。

也就是说，所有过程 block (总是)只是具有一些扩展语义的小型通用程序。但是他们使用通用类型的变量来保留中间值。因此，在上述 2 种类型中，只有“reg”属于此类。因此，它只允许分配给 regs。

嗯，这个概念让 verilog 编程很头疼。因此，System Verilog 提出了logic 数据类型，在大多数情况下可以替代它们。您可以使用它来连接事物或在 always block 中分配给它。