case - 在 case 语句中更新多个变量

Question

我已经四处寻找了一段时间，如果我使用的术语不当，请原谅我...

代码的目标是在输入为 0 时更新 Aout1 和 Aout0，输出对应于 7 段显示，但出现以下错误:

“错误 (10170):FourBitAdder.v(55) 文本附近的 Verilog HDL 语法错误:“，”；需要“;”。检查并修复紧接在指定关键字之前或处出现的任何语法错误。”

下面是给我带来问题的代码片段...

always @*
case (A)
4'b0000 : Aout1 = 7'b1000000, Aout0 = 7'b1000000; //00

我尝试将代码更改为以下代码，虽然我的软件没有出现任何错误，但我的硬件(7 段显示器)无法正常工作，就像我尝试针对每个案例更改一个变量时那样.

always @*
case (A)
4'b0000 : Aout1 = 7'b1000000; 4'b0000 : Aout0 = 7'b1000000; //00

提前谢谢你:)

Answer 1

在冒号后使用begin 和end 语句。

always @* begin
    case(A)
        4'b0000: begin
            Aout1 = 7'b1000000;
            Aout0 = 7'b1000000;
        end
        4'b0001: begin
            Aout1 = 7'b0000011;
            Aout0 = 7'b0000011;
        end

    endcase
end