verilog - 上升沿检测 sysverilog

Question

module syncrisedgedetect(input logic sig_a, rst,clk,output logic sig_a_risedge);

  logic sig_a_d1;

  always @(posedge clk or negedge rst)
  begin
    if(!rst)
      sig_a_d1<=1'b0;
    else
      sig_a_d1<=sig_a;
  end

  assign sig_a_risedge=sig_a & !sig_a_d1;

endmodule

你好，我在一本关于 sig_a 上升沿检测的书中看到这段代码。任何人都可以向我解释它的工作原理吗？

谢谢

Answer 1

这是一个基本的同步边沿检测电路。

输入 sig_a 在时钟 clk 的每个上升沿被采样。采样值被注册；也就是说，sig_a_d1是sig_a延迟一个时钟周期的值。

当输入出现上升沿时，输出将变为 1。对 sig_a_risedge 的赋值负责此。它表示“如果当前值为 1 并且前一个时钟周期的值为 0，则 sig_a 上有一个上升沿”。

请注意，只有当输入信号的频率低于时钟频率时，这才会正常工作。如果输入在采样时钟的单个时钟周期内变为 0 -> 1 -> 0，则边沿可能会丢失。