vhdl - 条件 UCF 语句或条件 UCF 文件包含

Question

有没有一种方法/解决方法可以有条件地在 UCF 文件中使用语句，或者 UCF 文件是否可以有条件地包含到其他 UCF 文件中？

我面临的问题是我有一个带有一组泛型的顶层模块，这些泛型通过生成语句有条件地实例化或从顶层模块中删除某些子模块。
但是，这些子模块中的大多数都在项目 UCF 文件中定义了时序约束。在 map 或 par 期间的某处，构建过程中止，表明 UCF 文件引用的实例不存在(这是正确的，因为由于在顶级模块中选择了泛型，该实例从未创建过)。

实现某种“条件约束”的最佳方法是什么，可以避免这个问题？ (除了我的 UCF 文件中明显的预处理器/脚本之外)

PS:我使用的是 Xilinx ISE 14.4/Vivado 2012.4 命令行工具。

Answer 1

这个问题已经被问过好几次了:

http://forums.xilinx.com/t5/Design-Entry/include-and-ifdef-for-ucf-files/td-p/77822

http://forums.xilinx.com/t5/Design-Entry/Conditional-inclusion-of-ucf-files/td-p/195684

简短的回答是否定的，不幸的是不可能。

最好的办法是创建 2 个单独的 UCF 文件，然后创建一个脚本来指向一个或另一个，或者在每次打开/关闭通用开关时手动替换它。