vhdl - 使用时钟和使能

Question

我得到了一个带启用的 D 触发器的代码。

process(clk, en)
    begin
        if rising_edge(clk) then
             if en = ‘1’ then
                 Q <= D;
        end if;
     end if;
end process;

有人告诉我应该不是 使用 if rising_edge(clk) and en = ‘1’ then ... . 为什么？

为什么不是 en = '1' 的 if在 if for clock 之前，因为时钟更频繁地变化？

并且是否有必要指定en在过程括号中process(clk, en) ?

Answer 1

有些人认为 VHDL 编译器和合成器无法弄清楚它与您在此处显示的内容相同。我从来没有直接比较过输出，但如果这很重要，我会很伤心。

在硬件中更频繁地更改并不重要。从理论上讲，这应该无关紧要。实际上，如果您更改了条件的顺序，编译器可能会错误地警告您的敏感度列表。

它不是。