x86 - 是否有带有双泵64位运算的P4模型？

Question

我记得最初的P4微体系结构的有趣特征之一是它的double-pumped ALU。我认为英特尔将其称为“快速执行单元”，但基本上意味着ALU中的每个执行单元实际上以两倍的频率运行，并且即使它们是从属的，也可以在一个周期内处理两个简单的ALU操作。

该功能在某个时间点（在P4之前或同时消失）消失了，但是是否曾经有64位P4带有双重转储的ALU？ P4的64位版本是在最初的32位版本发布大约四年后的2004年问世的，但是我不清楚当时双速ALU是否消失了。似乎对于64位而言，用于将速度提高一倍的宽度流水线方法很困难，这激起了我的好奇心。

由于可能仍需要支持某些（显然是很老的）64位P4硬件，因此了解ALU行为对于优化很有趣。

Answer 1

我发现同时涵盖32位和64位NetBurst处理器的Intel Optimization Manual 2005。请参阅第C-17页的表C-8。根据this博客文章的第一条评论，32位Northwood的模型是02h，而64位Nocona的模型是03h。该表显示ADD/SUB/AND/OR/XOR在两个处理器上的吞吐量均为0.5个周期，但在Northwood上的延迟为0.5个周期，在Nocona上的延迟为1个周期。这意味着Nocona支持双泵，但前提是背靠背指令不相关。该表的其余部分还显示，在诺科纳（Nocona）中有一些未在诺斯伍德（Northwood）上重复抽取的指令。



摘要：有充分的证据表明，某些基于NetBurst的处理器（无论已释放还是已取消）每个周期可以使用2个32位交错ALU或至少一个64位交错ALU执行至少2个64位ALU操作。 （这可以通过较小的特征尺寸（例如当时的90nm）启用）。



英特尔奔腾4 Willamette2处理器上的original paper 1的图7详细讨论了双泵3 ALU（在逻辑设计级别）如何工作。



该图显示了单个32位交错ALU单元。这证实了ALU可以在三个快速周期（其中一个快速周期是主时钟周期的一半）中执行两个完全相关的（两个输入操作数都相关）简单的ALU操作。运算结果本身在2个快速周期（1个主周期）之后可用，但是新标志仅在第三个快速周期（1.5个主周期）之后可用。请注意，端口0和1上有两个这样的ALU，它们都是交错的。因此，该设计可以执行2个依赖项ALU链，每个慢周期吞吐量需要4个操作。

该论文于2001年发表。英特尔在2005年发布了另一个paper 4，它在电路级别上详细讨论了英特尔奔腾4 Prescott5处理器中交错的整数核。对我来说不清楚是论文讨论的是64位版本的Prescott还是32位版本。但是，本文明确指出，交错的ALU单元只能执行加法，布尔运算，移位和旋转（另一篇论文讨论了Pre-Prescott核的设计，其中两个快速ALU单元不支持移位和旋转）。另一个重要的区别是论文中的陈述：


有两条截然不同的32位FCLK执行数据路径
一个时钟来实现64位操作。


因此，似乎端口0和1上的两个快速ALU单元交错在一起，从而实现了64位快速整数运算，例如加法运算。因此，设计可以执行两个32位依赖性ALU链，每个慢循环吞吐量执行4个操作，或者执行64个依赖性ALU链，每个慢循环吞吐量执行2个操作。这比单个交错的64位ALU更为强大，后者只能执行64位操作，而不能执行32位操作。这很可能是NetBurst微体系结构的64位变体中使用的设计。

英特尔公司的Another 6 paper 7确认英特尔确实能够设计出双泵64位ALU。我引用这篇论文：


在本文中，我们描述了一个单周期整数ALU
采用90nm双Vt CMOS技术制造，工作频率为4GHz
64b模式，其32b模式延迟为7GHz（在
1.3V，25℃。


该论文没有提到这种设计是否实际上已在任何特定处理器中使用。但是考虑到该论文是在2004年发布的，很有可能所有64位NetBurst内核（无论已发布还是已取消）都使用了该设计。

英特尔已经发布了许多基于NetBurst的64位处理器。例如，请参阅this列表以获取服务器级处理器。核心之一称为Nocona。有一些实验证据表明，前面提到的设计（2个交错的32位ALU）实际上是在Nocona中使用的。请参考在2008年CMU讲授的关于代码优化的某些课程中使用的these幻灯片。幻灯片比较了Nocona（64位NetBurst），Intel Core（也是64位）和AMD Opteron（也是64位，显然实现了相同的64位交错ALU设计）的性能。这是循环中使用的代码：

x = x + d[i];

其中所有元素都是32位整数（不幸的是，尚未使用64位）。

在幻灯片35上，您可以看到Nocona和Opteron实现的32位整数加法吞吐量。由于每个操作都需要一个负载，并且Nocona每个周期仅支持一个负载，因此Nocona的性能最高可以达到每个周期1次左右。但是，Opteron每个周期支持两个负载，因此接近理论上每个周期最多2次操作的最大值。当然，该实验没有利用交错的优势，而只是利用了两个32位简单ALU的事实。

但是，在幻灯片的后面，将使用SSE3代替标量整数寄存器。这三个处理器的所有结果都显示在幻灯片44上。使用SSE3，每4个元素只有一个128位负载。 Nocona可以每个周期从L1D执行64位加载（请参见下面引用的文章），而Core可以每个周期执行单个128位L1D加载。但是，Core具有称为 Advanced Digital Media Boost（ADMB）的功能，使它能够在每个周期执行4个32位加法。同一篇论文还提到，内核前架构每个周期仅支持2个32位SSE3 ALU操作。但是，如果Nocona中有两个32位交错式ALU，则SSE3吞吐量低意味着SSE3操作仅使用交错式ALU中的一个。 ADMB可以通过两种方式实现。通过将每个ALU扩展到64位并使它们交错，然后利用两个ALU在每个周期内执行2个64位ALU操作。另一种可能性是将每个ALU扩展到128位并消除交错。

英特尔在1998年提交了 patent并于2001年批准了该指令的交错执行，基本上是任何指令，而不仅仅是ALU操作。该专利仍然有效。关于128位SIMD指令的交错执行如何有用，这里有很多讨论。基于该专利，英特尔酷睿很有可能使用两个64位交错式ALU来实现其吞吐量。实际上，每个64位ALU可以使用上图所示的两个交错的32位ALU制成。

2002年，英特尔为通用交错ALU设计提交了 patent。从某种意义上讲，它是通用的，它与任何特定的ALU操作，时钟周期数或时钟周期无关。有趣的是，其中一个图显示了交错的64位ALU设计！那是在2002年。该专利还讨论了设计交错ALU时的一些挑战。

该专利说，该专利在2006年的同一天被授予和放弃。几个月后，又提交了另一个相同的 patent application。

此 article表明Potomac（另一个服务器级Pentium 4）是64位体系结构，每个周期支持4个64位。 Yamhill和Jayhawk被英特尔取消。 （文章中有错误： Nocona是64位CPU。）



（1）万一链接断开，该论文的标题为“Pentium®4处理器的微体系结构”，由Glenn Hinton等人撰写。

（2）也称为第一代奔腾4。

（3）也称为交错ALU。

（4）万一链路断开，该论文的标题为“Pentium®4处理器整数核的低压摆幅逻辑电路”，由Daniel J. Deleganes等人撰写。

（5）也称为 third-gen Pentium 4。

（6）万一链路断开，该论文的标题为“在90nm CMOS中具有双电源电压的4GHz 300mW 64b整数执行ALU”，作者是Sanu K. Mathew等人。

（7）万一链接断开，该论文的标题为“高性能能效双供ALU设计”，由Sanu K. Mathew等人撰写。