vhdl - 如何在 Quartus II 中分配管脚

Question

我们正在考虑将一些代码移动到 CPLD 或 FPGA 中以使其更快。我之前曾使用过 Xilinks 及其工具套件，但出于某种原因，我们决定这次使用 Altera，所以我正在努力适应 Quartus II。

特别是，我正在寻找一种方法来明确地将引脚分配给我正在使用的芯片。在 Xilinx 中，我会编辑网表文件，但在 Quartus 中找不到这样的东西。 是一个程序(Assignments => Pin Planner)可以做到这一点，但它有一个笨拙的GUI，我更喜欢在文本编辑器中编辑引脚，所以我的双重问题是

A:如何找到存储引脚分配的文件？它没有列在项目导航器中我的文件下，但我在 Pin Planner 中分配的引脚会在 session 之间保留，因此它们必须存储在某处。

B:这是一个可怕的想法吗？

IDE 是 Quartus II 10.1开发套件是 MAX II 开发板语言是VHDL

编辑:现在，我遇到了我试图通过 USB 与开发工具包连接的问题。我正在它上面制作一个串行数据接收器，并给它一个数据输入引脚。开发套件有一个 USB 接收器，所以我试图将 din 映射到 USB 连接器所在的任何引脚。根据我拥有的文件(rm_maxII-develop_board-rev1.pdf)，USB 连接器位于“Board Designation U13”上，但是当我进入 Pin PLanner 并尝试分配它时，没有 PIN_U13。我怀疑这是 pdf 中的错误，而不是 Pin Planner 中的错误，但由于我以前从未使用过 Altera 产品，所以我很困惑。

Answer 1

A) 您需要编辑 *.qsf 文件，并添加类似于以下内容的行:

set_location_assignment PIN_AP30 -to qdr_q[35]

B) 虽然我有时会在设计的早期阶段使用管脚规划器，但我几乎只在修改管脚、在设计中添加或删除 VHDL 文件等时直接编辑 qsf 文件。为了完全安全，当进行大的更改(特别是优化或编译器设置)我将确保 Quartus 没有运行。自从 Quartus 推出以来，我一直以这种方式使用它，并且没有遇到任何问题。

一旦您的设计被编译，您可以引用 *.pin 文件来查看 FPGA 的最终引脚排列。特别是，请参阅指示是否手动分配引脚的列，因为任何未专门分配给某个位置的引脚都会在您每次重新编译芯片时发生很大变化(如果您已经制作了 PCB，这是次优的) ! :)。