vhdl - VHDL中的Case语句与If else

Question

VHDL 中的 if else 和 case 语句之间的主要区别是什么。虽然两者看起来很相似，有时会互相替换。但综合后会出现 逻辑电路 。 我们什么时候应该使用 进行 if else 或 case 语句？

Answer 1

假设一个 if 语句和一个 case 语句描述了相同的行为，那么在综合工具完成转换和优化后，得到的电路很可能是相同的。

正如 Paebbels 在评论中所写的那样，相关综合指南中对每个工具的详细信息进行了描述，并且可能存在与工具相关的结果可能不同的情况，但作为一般工作假设，综合工具将得到相同的结果等效的 if 语句和 case 语句的电路。

关键点通常是制作正确且可维护的 VHDL 代码，这里的可读性很重要，因此 选择 if 语句或 case 语句取决于使代码最直接的 ，并且不要试图控制结果电路通过 VHDL 结构，除非有特殊原因需要这样做。

请注意，在 if 语句中，早期条件优先于稍后，但在 case 语句中，所有 when 具有相同的优先级。