vhdl - 什么时候在 VHDL 设计中使用 block 语句，什么时候不用？

Question

我来自软件世界，最近我开始使用 VHDL 创建 FPGA 设计。我读过 block 并发语句及其主要用途，例如组织架构分组并发代码和保护信号，这是不推荐的。

但这是实现相同功能的众多可能性之一。例如，我已经实现了一个带有 VHDL 函数的 CRC 帧检查器。它有一个位值输入，并返回一个寄存器，其中包含所有位输入的累积CRC值。

我认为同样的功能可以用 block 来实现。资源利用的最佳选择是什么？什么时候使用 block ，什么时候不用？哪个是实现 block 的最佳案例？

谢谢，

Answer 1

什么是资源利用的最佳选择？

在资源利用率方面，使用或不使用block 应该没有区别。这假设您正在创建相同的逻辑。

什么时候使用 block ，什么时候不使用？

与软件类似，您想要使用block 语句的唯一原因是当您想要限制一部分代码中使用的变量的范围时。这可以显着提高大型设计中的代码可读性，其中可以在同一区域声明和使用信号。

我不建议任何人在小型设计或组件实例化更合适的地方使用 block 语句。

哪个是实现区 block 的最佳案例？

当它提高代码可读性时。