system-verilog - SystemVerilog 界面中 modports 的优势和动机是什么？

Question

我是 SystemVerilog 的新手。

我正在阅读以下教程:

https://www.doulos.com/knowhow/sysverilog/tutorial/interfaces/

我不确定在 SystemVerilog 界面中 modports 的优势和动机是什么？

Answer 1

Modports 用于指定 相对于特定模块/组件的信号方向 .

他们也习惯于限制访问 来自某些模块/类的某些信号。

通常 testbench modport 包含一堆激励驱动信号作为输出，而相同的信号作为 RTL 的输入。还有一些输出到 RTL 的响应信号被作为 modport 的输入。

考虑下面的例子:

interface my_interface(input logic clk, reset);

logic a;
logic b;
logic c;
logic sum;
logic carry;

modport tb  (input sum,carry,  output a,b,c,reset);
modport dut (output sum,carry, input a,b,c,reset);

endinterface

在这里，testbench 允许 开车 a , b和 c和 reset .但是testbench驱动 sum会出错和 carry信号。

如果我们不使用 modport 并且意外地 testbench/RTL 驱动了它们各自的输入信号，那么它将导致 意外行为 .

今后 modports 一般用于 限制 用于驱动/采样信号的组件。

它们还允许在接口(interface)内轻松查看信号的不同 View 。只需查看 modport 并判断它是特定模块/类的输入还是输出。

引用 this link关于更多信息。