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vhdl - 通过了解 Xilinx Synthesis 报告减少延迟

转载作者：行者123 更新时间：2023-12-05 00:02:30

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我正在 Xilinx 中用 VHDL 编写 8051 指令集。编写逻辑并生成综合报告后，我看到延迟为 13.330ns(频率为 75.020 MHz)，逻辑电平 = 10。

这个值非常小(频率)，我需要加强它，但我无法使用综合报告了解延迟是什么/在哪里。

这是报告中关于时间安排的部分:

=========================================================================
Timing constraint: Default period analysis for Clock 'clk_div1'
  Clock period: 13.330ns (frequency: 75.020MHz)
  Total number of paths / destination ports: 156134 / 3086
-------------------------------------------------------------------------
Delay:               13.330ns (Levels of Logic = 10)
  Source:            SEQ/alu_op_code_1 (FF)
  Destination:       SEQ/alu_src_2L_7 (FF)
  Source Clock:      clk_div1 rising
  Destination Clock: clk_div1 rising

  Data Path: SEQ/alu_op_code_1 to SEQ/alu_src_2L_7
                                Gate     Net
    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)
    ----------------------------------------  ------------
     FDE:C->Q             40   0.591   1.345  SEQ/alu_op_code_1 (SEQ/alu_op_code_1)
     LUT4:I1->O            2   0.643   0.527  ALU1/ci32_SW0 (N2251)
     LUT4:I1->O            1   0.643   0.000  ALU1/adder_comp/C11_F (N1292)
     MUXF5:I0->O           3   0.276   0.531  ALU1/adder_comp/C11 (ALU1/adder_comp/C1)
     MUXF5:S->O           12   0.756   0.964  ALU1/adder_comp/C21 (ALU1/adder_comp/C2)
     LUT4:I3->O            8   0.648   0.760  ALU1/ans_L<5>104 (ALU1/ans_L<5>104)
     LUT4:I3->O           17   0.648   1.054  ALU1/ans_L<7>95_SW0 (N264)
     LUT4:I3->O            1   0.648   0.000  SEQ/alu_src_2H_and000055_SW3_F (N1304)
     MUXF5:I0->O           1   0.276   0.423  SEQ/alu_src_2H_and000055_SW3 (N599)
     LUT4_D:I3->O         15   0.648   1.049  SEQ/alu_src_2L_mux0005<7>121228 (N285)
     LUT4:I2->O            1   0.648   0.000  SEQ/alu_src_2H_mux0007<6> (SEQ/alu_src_2H_mux0007<6>)
     FDE:D                     0.252          SEQ/alu_src_2H_1
    ----------------------------------------
    Total                     13.330ns (6.677ns logic, 6.653ns route)
                                       (50.1% logic, 49.9% route)

有人可以解释发生了什么吗？

最佳答案

几个定义:

门延迟:对于导致块输出变化的输入

网络延迟:信号到达下一个区块的时间

13.33ns 由两部分组成。 6.677ns 的门延迟和 6.653ns 的网络延迟

门延迟的主要因素是函数在逻辑锥中的复杂程度。净延迟的主要因素是信号驱动了多少事物。

报告中的每一行都在谈论一个逻辑块。所以第一行alu_op_code_1寄存器，以及从C引脚(Clk)到Q引脚(输出)的时间。扇出列表示 Q 引脚驱动的逻辑块数。在这种情况下，它是 40，这就是网络延迟相当高的原因。不过，对于像 ALU 的操作码这样的常用寄存器来说，具有高扇出是很容易理解的。

我们还可以从整体上查看路径，并看到它从 SEQ 中的操作码进入 ALU。通过加法器，返回 SEQ 块，并最终进入另一个名为 alu_src_2H_1 的寄存器。那条路是什么，我不能告诉你。只有拥有源代码的人才能做到这一点，然后就是尝试查看这两个寄存器之间的逻辑。

我有点困惑的是，这条路径看起来符合时间(目标是 13.33ns)，但你说你需要“加强它”。为什么？

关于vhdl - 通过了解 Xilinx Synthesis 报告减少延迟，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/7927687/

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