indentation - 如何修复 Systemverilog 源代码中的缩进

Question

我经常使用 systemverilog。
我正在使用 UltraEdit 作为文本编辑器。我也使用 VIM。
有时我必须从其他地方复制代码并将其粘贴到我的代码中。
它可能没有正确缩进。再次正确缩进是一项艰巨的任务。

任何人都可以建议任何方法或工具来轻松做到这一点吗？

Answer 1

方法

访问 EDA Playground

将您的代码粘贴到其中一个编辑器窗口中

选择带有 CTRL-A 的所有文本

使用 SHIFT-TAB 重新缩进所有文本

一些背景

Code Mirror 有一个 Verilog 模式它支持 SystemVerilog。 CodeMirror是一个用 JavaScript 编写的浏览器内文本编辑器，用于许多网站，包括 EDA Playground .

您还可以在 example window here 中粘贴和重新缩进，或者您可以自己下载并在本地运行。