typedef - 如何做 VHDL "typedef"

Question

我想“创建”一个类型“my_type”，它是一个 std_logic_vector(...)，就像这个 C/VHDL 假代码:
typedef std_logic_vector(CONSTANT downto 0) my_type。

“类型”不允许你用 std_logic_vector(...) 来做，只能用数组，“别名”只使用有效类型，你不能用它创建类型。

那么怎么做呢？

Answer 1

你需要子类型

subtype foo is std_logic_vector(7 downto 0);