verilog - Systemverilog 中时钟 block 的使用

Question

System Verilog 中时钟 block 的确切用法是什么，它与普通的 always @ (posedge clk) block 有何不同？

我知道的一些差异:

时钟 block 从 Preponed Region 采样输入数据，而在正常的 always block 中，总是有可能出现竞争条件。

时钟 block 是不可合成的，但通常@(posedge clk) 是可合成的。

尽管如此，我还没有得到时钟 block 的具体用法，所以如果我提到了一些错误，请提供您的意见并纠正我。

Answer 1

虽然我对时钟 block 做的不多，但我可以基本了解它们的用途以及与 always block 结构的主要区别。

重要的是要注意这些结构非常不同，并且解决的问题也非常不同。 always block 实际上是 Verilog 的核心，用作逻辑和寄存器的主要描述符(我有点将 always @* 、 always_comb 、 always_latch 、 always @(posedge clk) 和 always_ff 放在一起，因为它们都可以类似的事情，尽管适用于不同的用例并且有几个细微差别)。所以，always @(posedge clk)用于描述寄存器，或者更准确地说，描述每次给定信号具有上升沿时要采取的 Action (就像 FF/寄存器在实际电路中的行为一样)。因此，当时钟事件发生时，该 block 的代码就会执行。

时钟 block 用于概括时钟事件周围的事件的时序应该如何表现。在实际电路中，您通常对设计中的每个 FF 都有保持时间和建立时间限制。这些约束决定了对电路时钟频率的限制，并且在设计无危险逻辑电路时理解这一点很重要。然而，在 HDL 代码仿真中，重新创建这些时序范例可能很烦人且不可扩展，尤其是在处理测试台代码和设计代码之间的同步接口(interface)时。因此，SystemVerilog 包含时钟 block 结构，作为一种为测试平台提供一种方法，该方法可以轻松定义此类接口(interface)的时序，其中包含定义的时钟、内置偏移和允许时钟以更好的方式定义测试平台中的激励的结构.

当您定义一个时钟模块时，您正在定义一组信号以与所提供的时钟同步并具有定义的偏移，因此，每当您尝试分配输入或从输出读取时，这些信号都会自动偏移给定的数量(因此表现以更现实的方式)。此外，对于时钟，您可以使用 ##构建激励和检查 block 以将事件延迟一定数量的时钟周期(确实，您可以使用 @(posedge clk); 来做到这一点，但 ## 语法更简洁。最终，时钟 block 允许您构建可扩展的测试平台，包括同步接口(interface)的时序信息(因为时序信息都在时钟 block 中)。您可以在此处找到更完整的时钟 block 解释和示例:
https://www.doulos.com/knowhow/sysverilog/tutorial/clocking/

重要的收获是:always @(posedge clk) 之间的区别和时钟 block 是前者是关于描述寄存器，后者是关于描述DUT和测试台之间的同步接口(interface)的时序。

因此，您在问题中进行的直接比较并不合适。但是，要直接回答您的问题:

时钟模块在由输入偏差(即时钟事件之前的偏差时间)定义的时间步长的延迟区域中对其输入进行采样。默认为 1step ，样本是在时钟事件之前的上一步的推迟区域中完成的(这与当前步骤的Preponed区域在值方面相同)。输出在时钟事件后的 ReNBA 区域偏移时间步长中驱动(默认偏移为 0，因此输出在与时钟事件相同的时间步长的 ReNBA 中驱动)。

由于时钟模块用于定义 DUT 与其测试台之间的时序模型(用于同步线路)，因此它们确实不可合成。它们是一个测试平台结构，很像 initial (忽略少数情况)，final ，断言和程序。

要了解有关时钟模块的更多信息，请阅读 IEEE1800-2012 的第 14 章。 14.13 讨论输入偏差，14.16 讨论输出偏差。