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vhdl - FPGA 高效的 (a) 同步复位

转载作者：行者123 更新时间：2023-12-04 22:51:40

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我记得不久前读到过异步或同步复位在 FPGA 中实现的效率更高，因为触发器已经有了一个，但另一个需要额外的逻辑。

有谁知道这是哪条路？ Xilinx、Altera、Other..

学习的时候，我曾经给每个FSM加了一个异步清零和一个同步复位，以防万一。这有什么好处吗？

感谢您的任何反馈!

最佳答案

直接回答这个问题 - 现在大多数 FPGA 都可以在触发器中进行同步或异步复位。在添加异步清除和同步休息方面，我不确定您通过此实现了什么 - 添加设计功能所需的信号(可能包括一些触发器根本没有重置......)

一些进一步的建议...如果您使用异步复位，则在取消断言时要非常小心。如果您的设备上的这个“慢”网络存在很大偏差，您可能会发现一些触发器在与其他触发器不同的时钟周期上重置。困惑接踵而至!

为了避免这种情况，我倾向于创建一个顶层块，它接收您的外部(并且可能是非常异步的)复位信号，将其与时钟同步并将其作为同步复位提供给您想要复位的所有触发器(在该时钟域中 - 您可能需要不止一个)。然后时序分析器会告诉您设备的偏斜是否太大，您将确保一切都立即从复位中恢复。

Xilinx have a whitepaper关于这个主题，但它也同样适用于其他 FPGA。

对于某些应用程序，您可能需要对 IO 进行异步断言复位，以确保某些外部设备按您需要的方式工作 - 但仍会同步解除断言。

(PS。正如您提到的 FPGA，如果您不知道，有一个与可编程逻辑相关的堆栈交换建议，您可能会感兴趣 http://area51.stackexchange.com/proposals/20632/)

关于vhdl - FPGA 高效的 (a) 同步复位，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/4437596/

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