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是不是跟一些预取技术有关？
还是具有DDR访问时序特性？
最佳答案
IIRC 从 ARMv5TE 开始，写入缓冲区和 L1 缓存的路径为 64 位宽，以容纳 LDRD/STRD 指令。这允许 STM 每个周期写入两个寄存器。
您还将节省一点 L1 指令缓存，并在双核上只使用一个管道，这也是一个额外的好处。
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