verilog - SystemVerilog 中的单引号 (') 是什么意思？

Question

在 OVM 示例类中，我在构造函数中看到以下语句:

void'(get_config_int("num_packets", this.num_packets));

在这个语句中 void'( 的第一部分应该做什么？

Answer 1

在这种情况下，单引号用于类型转换。 void'() 中的 void'(get_config_int("num_packets", this.num_packets)); 表示忽略 get_config_int 的返回值。

如果函数或表达式返回值没有分配给任何东西，一个好的模拟器应该给出警告。使用 void'() 明确告诉工具您希望忽略返回值并且不看到警告。

您也可以使用其他类型转换，例如 int'() 、 MyPredefinedStruct'() 、 9'() 。请注意，在转换中给出一个常量将返回一个位向量。 9'(4'b0101) == 9'b000_0101
有关更多解释和示例，请参阅 IEEE Std 1800-2012 并阅读第 6.24 节。