arm cortex a9内存访问

Question

我想知道ARM内核(Cortex-A系列处理器)访问内存的顺序？从内核生成的虚拟地址到内存，再从内存传输指令/数据到内核。考虑核心已经为一些数据/指令生成了一个虚拟地址并且 TLB 有一个未命中，那么地址如何到达主内存(如果我没记错的话是 DRAM)以及数据如何通过 L2 和 L1 缓存到达核心。

如果所需的数据/指令已经在一级缓存中怎么办？

如果所需的数据/指令已经在二级缓存中怎么办？

我对缓存和 MMU 通信感到困惑。

Answer 1

tl;dr - 随心所欲。 ARM 非常灵活，SOC 供应商和/或系统程序员可以让内存子系统根据终端设备的特性和需求做很多不同的事情。

首先，MMU 具有明确指示如何使用缓存的字段。我建议阅读Cortex-A 系列程序员指南的第 9 章高速缓存和第 10 章内存管理单元。

有些术语是，

1. PoC - 一致性点。
2. PoU - 统一点。
3. Strongly ordered .
4. Device
5. Normal

许多 MMU 属性和缓存会受到不同 CP15 和配置寄存器的影响。例如，L1 缓存中数据的“独占配置”永远不会在 L2 中，这使得干净地编写自修改代码和其他动态更新变得特别困难。因此，即使对于特定的 Cortex-A 模型，系统配置也可能会发生变化(回写/直写、写分配/无写分配、可缓冲、不可缓存等)。

一般 DDR 内核内存的典型顺序是，

1. 解决 virt -> phys
1. 存在微型 TLB？是的，有 `phys`
2. TLB 在场？是的，有 `phys`
3. table 上行走。有 `phys` 或故障。
2. 访问标记为可缓存？是的，做 2.1。没有第 4 步。
1. 在一级缓存中？是 2b。
2. 如果读取返回数据。如果写入填充数据并标记drity(回写)。
3. 在二级缓存中？是 3.1
1. 如果读取返回数据。如果写入填充数据并标记drity(回写)。
4. 在 AXI 总线上运行物理循环 (may route to sub-bus)。

What if required data/instruction is already in L1 cache?

What if required data/instruction is already in L2 cache?

对于正常情况，这些只是缓存命中。如果它是“直写”和“写入”，则该值会在缓存中更新并写入内存。如果是“回写”，值会在缓存中更新并标记为脏。^Note1如果是读取，则使用缓存内存(在两种情况下)。

系统可能针对设备 内存设置完全不同(即，内存映射 USB 寄存器、全局可共享内存、多核/CPU 缓冲区等)。通常设置将取决于系统成本、性能和功耗。即，直写 缓存更易于实现(功耗更低，成本更低)，但性能通常较低。

I am confused regarding cache and MMU communications.

主要是MMU会提供信息给缓存解析一个地址。 MMU 可能会说使用/不使用缓存。它可能会告诉缓存它可以“组合”一起写入(可写入缓冲)，但不应无限期地存储它们，等等。因此许多 MMU 说明符可以有选择地改变缓存的行为。由于 Cortex-A 缓存参数未定义(由每个 SOC 制造商决定)，通常情况下特定的 MMU 位可能在不同系统上具有不同的行为。

注意 1:“脏缓存”可能有针对 strex 和 ldrex 类型访问的额外“广播”排除监视器信息。