vhdl - 我无法让 Xilinx uartlite IP 工作-6ren

vhdl - 我无法让 Xilinx uartlite IP 工作

转载作者：行者123 更新时间：2023-12-04 20:00:00

30

4

我正在尝试使用带有 AXI4-lite 接口(interface)的 Xilinx uartlite 2.0 IP 在没有 microblaze 处理器的情况下传输字节。不幸的是，在我设置数据和有效信号并且 tx 信号从未传输后，所有就绪信号都保持低电平。

我已经包含了我的模拟结果。有什么想法吗？

Xilinx Uartlite 2.0 axi4-lite timing simulation

最佳答案

为了后代，必须反转重置并确保所有输入都已初始化。感谢您提供有用的评论。我附上了一个工作模拟 enter image description here

关于vhdl - 我无法让 Xilinx uartlite IP 工作，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/30685499/

30

4

0

文章推荐： qt - Q_Property 通知信号何时被调用？

文章推荐： elm - 设计多态API

文章推荐： pymc3 - 如何向 PyMC3 模型添加约束？

vhdl - VHDL 整数定义 VHDL-2019 的范围是多少？
同时使用 VHDL-2019 IEEE 规范部分。 5.2.3.1.一般 "However, an implementation shall allow the declaration of any
vhdl - VHDL 中的通用移位算法
我正在设计通用移位算术运算符。除了以下面介绍的方式使用 32 位多路复用器(解码器)之外，还有更好的方法来实现它吗？ ENTITY isra IS PORT ( clk: in std_lo
vhdl - VHDL LUT模块的设计
描述:我正在尝试编写一个具有 4 个输入和 3 个输出的 LUT(查找表)的 vhdl 模块。我希望我的 3 位输出是一个二进制数，等于输入中 1 的个数。我的真值表: ABCD|XYZ 0000|
vhdl - vhdl 中的幂函数
我想使用 vhdl 制作幂函数，其中幂是浮点数，数字是整数(将始终为“2”)。 2^ 一些浮点数。我使用 ieee 库和(fixed_float_types.all、fixed_pkg.all 和
vhdl - VHDL 中的通用包
是否有可能有一个通用的包？这意味着当我实例化实体时，我提供了一些泛型，包将依赖于它。我有一个块，我想多次使用，每次使用不同的包(即不同的参数) 我必须使用包，因为我想使用数组数组，而我只能使用包来
vhdl - VHDL 中数组的硬件表示
使用 VHDL，我希望有一些寄存器在每个寄存器中存储 16 位。所以我发现 VHDL 有一个内置数组，我想用它在 iy 中的每个元素中存储 16 位，所以我想知道 VHDL 是否将此数组映射到实际寄
vhdl - VHDL 中的增量枚举类型
在 vhdl 中我可以定义我自己的枚举类型并创建这种类型的信号: type tp is (red,green,blue,yellow); signal sg: tp := red; 但现在我想要一个
vhdl - VHDL 中的字时间
我是 VHDL 的新手。有一行，如下所示: constant TIME_DELTA : time := 100 ns; 这是什么字time在行吗？是不是和integer一样的数据类型?当我在互联网上
vhdl - VHDL 中数字的数据类型是什么
A <= 3 * B; 上面语句中的3是一个整数或自然数。如果它是自然数，如果我在那里使用负数怎么办？ VHDL 是否将其识别为整数？最佳答案整数文字属于匿名预定义类型universal_inte
vhdl - 数组类型不受约束 - VHDL
我为以下 vhdl 代码编写了测试平台: library ieee; USE ieee.std_logic_1164.all; ---USE ieee.std_logic_unsigned.all;
vhdl - VHDL 中的组件实例化与实体实例化
我有使用 Verilog/SystemVerilog 的经验，但我是 VHDL 新手，我试图弄清楚何时应该使用组件实例化或实体实例化。我所说的组件实例化是指在实例化实体组件之前声明实体组件的传统方式。
vhdl - VHDL 中的指针取消引用
我一直无法理解如何在 VHDL 中取消引用指针。我想到的是一个 C 代码，如: int a; int* ptr_a; a = 42; ptr_a=&a; *ptr_a=451;/
vhdl - 数组类型不受约束 - VHDL
我为以下 vhdl 代码编写了测试平台: library ieee; USE ieee.std_logic_1164.all; ---USE ieee.std_logic_unsigned.all;
vhdl - VHDL 中是否定义了整数溢出？
我想知道VHDL中是否定义了整数溢出。我在 2002 年规范中找不到任何内容。作为示例(注意，这可能无法编译，它只是一个通用示例...): entity foo is port ( clk
vhdl - VHDL 中的捆绑语句
如何组合/捆绑语句以供进一步使用和更好地处理？例如，像这样的一些赋值会在以后的例程调用中多次使用。 ADDR_PC '0'); constant OP_NOP: std
vhdl - VHDL 中的可选端口？
我正在编写一个 IP 核，根据用户选择的通用参数，并非所有 OUT/IN 端口都是必需的。是否可以有可选端口？我知道类似的事情应该是可能的，因为当我使用 Xilinx IP-Cores 时，根据参数，
vhdl - VHDL 中的索引数组
我有一个数组: type offsets_type is array (4 downto 0) of std_logic_vector (4 downto 0); signal av : of
vhdl - VHDL 中的整数类型与子类型和向下与到
type有什么区别和 subtype在 VHDL 中，我应该在哪里使用它们？我的理解是subtype只是主要类型之一的缩小版本，例如 integer :subtype small_integer i
vhdl - VHDL 保护类型数组
我试图更好地使用 VHDL protected 类型，所以我将以下测试放在一起(当然只是为了说明 - 我的实际用例要复杂得多): type prot_type1 is protected proc
vhdl - 如何判断 VHDL 的输出何时稳定在其最终值？
首先，我想声明这是我参加的模拟考试。我知道答案是:cout = 4ns，S = 7ns。只是在寻找一点解释。提前致谢。对于下面所示的全加器的 VHDL 实现，输出 cout 和 S 何时稳定在它们的

首页

博学

6Ren·AI

商城

vhdl - 我无法让 Xilinx uartlite IP 工作