vhdl - VHDL 的 Doxygen : how to ignore portion of code in a file

Question

我使用选项“OPTIMIZE_OUTPUT_VHDL = YES”为 VHDL 文件使用 doxygen。

我打算针对信号、变量、类型、组件和属性的声明过滤警告“...未记录”(id est:ARCHITECTURE 和 BEGIN 之间的几乎所有内容)。

命令@cond似乎是合适的答案，但我没能让它在 VHDL 上下文中工作。

--! @cond
signal my_signal : std_logic;
--! @endcond

使用这段代码，doxygen 输出以下信息

warning: Found unknown command '\cond'
warning: Found unknow command '\endcond'

在 VHDL 上下文中实现警告过滤的最佳方法是什么？

编辑:Doxygen 版本 1.8.11

Answer 1

问题的根源在于标签 @cond仅在严格位于行首时才有效。与其他 doxygen 评论相反，它在缩进时不起作用。

有效的例子

--! @cond
  signal my_signal_filtered : std_logic;
--! @endcond

注意:在 ARCHITECTURE 和 BEGIN 之间，声明通常缩进一次。这就是我被困的原因:)

由于 2 个空格缩进而无法工作的示例:

  --! @cond
  signal my_signal : std_logic;
  --! @endcond