VHDL 多个 std_logic_vector 到一个大的 std_logic

VHDL 多个 std_logic_vector 到一个大的 std_logic_vector

转载作者：行者123 更新时间：2023-12-04 16:43:11

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我有四个 std_logic_vectors (15 downto 0) 并想将它们堆叠成 std_logic_vector (63 downt 0) 到目前为止我已经找到了一种方法，但它是正确的方法还是有更优化和更正确的方法来做到这一点?

signal slv16_1,slv16_2,slv16_3,slv16_4 : std_logic_vector(15 downto 0);
signal slv64 : std_logic_vector(63 downto 0);

slv64(15 downto 0) <= slv16_1;
slv64(31 downto 16) <= slv16_2;
slv64(47 downto 32) <= slv16_3;
slv64(63 downto 48) <= slv16_4;

最佳答案

完成此操作的一种简单方法是使用连接运算符 & .它实现了与您在上面所做的相同的事情，但所需的代码更少。

slv64 <= slv16_4 & slv16_3 & slv16_2 & slv16_1;

关于VHDL 多个 std_logic_vector 到一个大的 std_logic_vector，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/33130066/

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