verilog - 总是阻止@(*)是什么意思？

Question

我有谷歌它，但仍然了解它。
如果我编写以下代码:

module POLY(CLK,RESET_n,IN_VALID,IN,OUT_VALID,OUT);

input         CLK,RESET_n,IN_VALID;
input  [ 3:0] IN;
output        OUT_VALID;
output [12:0] OUT;

然后使用它。

always @(*)
begin
.........
end

1。
这是否意味着 input CLK,RESET_n,IN_VALID;input [ 3:0] IN;将触发always块，或者仅该块中已使用的输入将触发always块？

2。
但是它没有写出posege或negedge，所以两个双边都会触发always块吗？

提前谢谢。

Answer 1

(*)的意思是“为我建立敏感性列表”。

例如，如果您有一个a = b + c;语句，那么您希望每次a或b更改时c都更改。换句话说，a对b和c是“敏感的”。因此，要进行以下设置:

always @( b or c ) begin
    a = b + c;
end

但是，假设您有一个很大的 always块，它对信号负载很敏感。编写敏感度列表将花费很多时间。实际上，如果您不小心遗漏了信号，则行为也可能会改变!因此， (*)是解决这些问题的捷径。