verilog - 您是否应该删除Verilog或VHDL设计中的所有警告？为什么或者为什么不？

Question

在(常规)软件中，我曾在使用gcc选项-Wall来显示所有警告的公司工作。然后需要处理它们。在Verilog或VHDL中使用非平凡的FPGA/ASIC设计时，通常会出现许多警告。我应该为所有人担心吗？您有什么具体技巧可以建议吗？我的流程主要是针对FPGA(尤其是Altera和Xilinx)，但是我认为相同的规则将适用于ASIC设计，可能由于构建后无法更改设计而可能适用于ASIC设计。

2010年4月29日更新:我最初考虑的是综合警告和P＆R(布局和路线)警告，但模拟警告也有效。

Answer 1

这是我从ASIC世界(99％Verilog，1％VHDL)的观点。

我们努力消除日志文件中的所有警告，因为通常，我们将警告解释为一种工具，告诉我们不应期望可预测的结果。

由于有多种类型的工具可以生成警告(模拟/调试器/linter/合成/等效性检查等)，因此，我将把讨论重点放在仿真器编译器警告上。

我们分析警告并将其分为两大类:我们认为不会影响模拟结果的警告，以及可能会影响结果的警告。首先，我们使用工具的选项来显式启用尽可能多的警告。对于第一组，我们然后使用工具的选项来有选择地禁用那些警告消息。对于第二组，我们修复了Verilog源代码以消除警告，然后将警告升级为错误。如果以后在这些类别中引入了任何警告，我们将在允许其模拟之前强制自己进行修复。

上述方法的一个异常(exception)是第三方IP，不允许我们修改其Verilog代码。

该方法在RTL模拟中效果很好，但是当我们使用带有后注解的SDF运行门模拟时，它将变得更加困难。根本没有足够的时间来分析和消除数以百万计的警告。我们所能做的最好的就是使用脚本(Perl)来解析日志文件并对警告进行分类。

总而言之，我们尽最大努力消除警告，但是这样做并不总是可行的。