verilog - Verilog 中输出的 Oring

Question

我已经使用具有 m[0:14] 输出的 generate 生成了 15 个模块。我想将它们 或 放在一起。这行得通吗？

if (m == 1)begin
result = 1;
end

或者，如果不是，那么最佳方法是什么。

Answer 1

您正在寻找 verilog 中的归约操作。

( |m ) = m[1] | m[2] | m[3] ...

http://www.ee.ed.ac.uk/~gerard/Teach/Verilog/manual/Operators/reduction.html