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vhdl - 用于 VHDL 的图形/原理图生成器

转载 作者:行者123 更新时间:2023-12-04 16:00:00 25 4
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我有一个 VHDL 项目,它由一个顶级模块组成,其中包含以各种方式互连的其他模块(其中一些模块本身就是其他模块的容器)。

是否有一个实用程序可以生成说明模块之间关系的示意图?我不关心配置细节或架构,只关心我项目中每个模块的输入、输出和嵌套。

最佳答案

Xilinx PlanAhead 有一个非常棒的原理图查看器,您可以在实现的各个阶段(即 RTL 分析后、综合后、布局布线后)运行它。这是它的样子:

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关于vhdl - 用于 VHDL 的图形/原理图生成器,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/12102842/

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