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verilog - 将数组减少到元素的总和

转载 作者:行者123 更新时间:2023-12-04 14:42:35 26 4
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我正在尝试将向量减少为所有 it 元素的总和。有没有一种简单的方法可以在 verilog 中做到这一点?

类似于 systemverilog .sum 方法。

谢谢

最佳答案

我对这个问题的组合解决方案:

//example array
parameter cells = 8;
reg [7:0]array[cells-1:0] = {1,2,3,4,5,1,1,1};

//###############################################

genvar i;
wire [7:0] summation_steps [cells-2 : 0];//container for all sumation steps
generate
assign summation_steps[0] = array[0] + array[1];//for less cost starts witch first sum (not array[0])
for(i=0; i<cells-2; i=i+1) begin
assign summation_steps[i+1] = summation_steps[i] + array[i+2];
end
endgenerate
wire [7:0] result;
assign result = summation_steps[cells-2];

关于verilog - 将数组减少到元素的总和,我们在Stack Overflow上找到一个类似的问题: https://stackoverflow.com/questions/21263968/

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