verilog - 术语 "Verilog Synthesis"是什么意思？

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关闭。这个问题是off-topic .它目前不接受答案。












想改善这个问题吗？ Update the question所以它是 on-topic对于堆栈溢出。

9年前关闭。




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当有人问你是否做过任何 verilog 综合时，这到底意味着什么？这是否意味着写出代码、模拟、将代码下载到实际硬件，或者其他什么？我在网上阅读了它，但他们只是说这是从高级到门级的过程，这并没有真正告诉我多少。

Answer 1

维基百科在其条目 "Logic synthesis" 中很好地回答了这个问题。

概要是，综合将高级 verilog/vhdl 构造(没有可以连接来执行逻辑的真实物理硬件)转换为低级逻辑构造，可以以晶体管逻辑或 look-up tables 或其他 FPGA 或 ASIC 硬件组件。