vhdl - 如何使 Quartus II 编译得更快

Question

我正在使用 Altera Quartus 2 做一个定制的 8 位处理器，在我的笔记本电脑上编译需要很长时间。我只使用模拟并在原理图(框图)和 VHDL 中制作我的处理器。现在编译需要大约 10 分钟，这很痛苦，因为我更多地处于项目的调试阶段，我必须修复内部时序并进行大量非常小的更改以查看会发生什么。

我实际上并没有将它放在 FPGA 上，所以我需要“钳工”和“汇编程序”的编译阶段吗？

我可以更改一个 lpm_ram_dq 的内存文件的内容并在不重新编译的情况下在模拟中测试它吗？

总之，有人知道如何让它编译得更快吗？

Answer 1

如果您不关心完全优化您的结果而只想获得悲观的估计或进行比较，那么一些有用的标志可以使 Quartus 综合得更快。

set_global_assignment  -name PHYSICAL_SYNTHESIS_EFFORT  FAST

Specifies the amount of effort, in terms of compile time, physical synthesis should use. Fast uses less compile time but may reduce the performance gain that physical synthesis is able to achieve.

set_global_assignment  -name FITTER_EFFORT              FAST_FIT

Fast Fit decreases optimization effort to reduce compilation time, which may degrade design performance.

而不是 execute_flow -compile ， 用:

execute_flow -implement

Option to run compilation up to route stage and skipping all time intensive algorithms after.

在与 Intel/Altera 工程师的 session 中，使用 -implement这比 -compile 快 20% 左右。 ，并在迭代时序收敛结果时被推荐。
您还可以尝试以下操作:

set_global_assignment  -name SYNTHESIS_EFFORT           FAST

注意:尽管我倾向于在某些设计中看到整体运行速度更快，但下面有一个警告。

When set to Fast, some steps are omitted to accomplish synthesis more quickly; however, there may be some performance and resource cost. Altera recommends setting this option to Fast only when running an early timing estimate. Running a "fast" synthesis produces a netlist that is slightly harder for the Fitter to route, thus making the overall fitting process slower, which negates any performance increases achieved as a result of the "fast" synthesis.

编辑:
以下设置会影响您的时序，但它们也可以显着缩短编译时间，尤其是在较新的 Stratix 10/Agilex 设计上:

set_global_assignment -name OPTIMIZATION_MODE          "AGGRESSIVE COMPILE TIME"
set_global_assignment -name ALLOW_REGISTER_RETIMING    "OFF"
set_global_assignment -name HYPER_RETIMER_FAST_FORWARD "OFF"

您还可以使用以下命令关闭时序分析:

set_global_assignment -name TIMEQUEST_MULTICORNER_ANALYSIS "OFF"