verilog - Verilog显示中不必要的空格

Question

我试图以十进制显示一些32位值，并且除了我的％b和上一个字符之间的不必要的空格数量奇怪之外，其他方法都可以正常工作。

例如:
如果我有一个十进制值为33的32位reg a，我将使用类似的内容

initial
begin
    $display("a=%d;", a);
end

cmd中的输出将类似于以下内容:
a = ___________________33;

该行仅表示％b和上一个字符之间的长空格。
有人可以向我解释为什么会这样吗？我该如何摆脱它们？

Answer 1

在IEEE Std 1800-2012(21.2.1.3)中，您可以找到以下信息:

When displaying decimal values, leading zeros are suppressed and replaced by spaces. In other radices, leading zeros are always displayed.

这就是为什么在 33之前有这么多空格的原因。实现所需的最简单方法是:

$display("a=%0d;", a);

通过在 0字符和 %(指示基数的字母)之间添加 d，将覆盖显示数据的自动大小调整。将以最小可能的尺寸打印结果。