verilog - Verilog 中 = 和 <= 的区别是什么？

Question

=有什么区别和 <=在这段代码中？另外，如何打印 data 的值?

    module always_example();
reg clk,reset,enable,q_in,data;

always @ (posedge clk)
if (reset)  begin
   data <= 0;
end else if (enable) begin   
   data <= q_in;
end
// if i put     $print("data=%d", data);   there is error
endmodule

Answer 1

<= 是一个非阻塞赋值。它用于描述顺序逻辑，就像在您的代码示例中一样。请参阅 IEEE Std 1800-2012，第 10.4.2 节“非阻塞程序分配”。

= 用于阻塞赋值。它用于描述组合逻辑。

另见 Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill!

您可以使用 $display而不是 $print打印变量的值。另请参阅 IEEE Std 1800-2012，第 21.2 节“显示系统任务”。