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verilog - 在 vivado 中合成分层名称时出错

转载作者：行者123 更新时间：2023-12-04 12:50:24

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使用 Vivado 2015.1，我尝试使用分层名称来访问我设计的顶层模块上的对象。模拟运行良好，但我收到以下综合错误:
[Synth 8-660] unable to resolve 'top' ["child.sv":3]

module top()
    logic foo;
endmodule

module child()
    always(bar) begin
        logic top.foo <= bar;
    end
endmodule

有任何想法吗？

最佳答案

因此，事实证明 Vivado 综合不支持分层名称。

http://www.xilinx.com/support/documentation/sw_manuals/xilinx2015_1/ug901-vivado-synthesis.pdf

关于verilog - 在 vivado 中合成分层名称时出错，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/31042484/

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