syntax - VHDL 别名语法 "<< ... >>"

Question

我想了解以下代码行中使用的语法，其中使用 ALIAS 声明创建备用名称。具体来说，我想知道什么是<<和 >>意味着。一个示例别名语句是，

alias x2_dac_data is
   << signal server.x2_dac_data : std_logic_vector(23 downto 0) >>;

哪里 server是一个实例化的组件和 x2_dac_data是带有组件的信号，但未在端口声明中列出。

我已经查看了 Pedroni 的文本和类(class)指南，两者都没有引用 << ... >>与别名相关的语法。

谢谢

Answer 1

双小于号和双大号字符(<<、>>)包含一个外部名称，它是通过设计模型层次结构的对象(例如信号、常量、变量)的路径名。预期用途是设计验证，允许测试台到达设计顶层不可见的对象。

见 Peter Ashenden 和 Jim Lewis VHDL 设计师指南 (第 3 版)，第 18.1 节 External Names和杜洛斯VHDL-2008: Easier to use 、层次名称或 IEEE Std 1076-2008, 8.7 外部名称。

在 的第 561 页上有一个示例VHDL 设计师指南 :

alias duv_data_bus is
 <<signal .tb.duv_rtl.data_bus : std_ulogic_vector(0 to 15)>>;

第 560 页描述了语法。第 559-562 页在 Google 图书预览中可见。在 中找到的示例VHDL 设计师指南 处理外部名称也可以在 的第 2 章第 2.1 节外部名称中找到。 VHDL 2008 只是新东西 由同一作者编写，虽然没有 EBNF 语法描述，但更深入地探讨了外部名称背后的哲学。不幸的是，这本书的 Google 图书预览未达到第 2.1 节。 Jim Lewis 正在组织 IEEE VHDL 分析和标准化组 (VASG) 的 P1076 研究组，负责制定 IEEE Std 1076-201X 的下一个修订版。 Peter Ashenden 也是 VHDL 标准化工作的长期贡献者。