arm - cortex M处理器中如何获取指令

Question

据我了解，Cortex M0/M3 处理器只有一个存储空间来保存指令和数据，并且只能通过内存总线接口(interface)进行访问。因此，如果我理解正确，处理器必须在每个时钟周期读取一条新指令才能进入流水线，但这意味着总线将始终忙于读取指令，因此如何同时读取数据(对于加载字/存储字指令例子)？
此外，从内存中读取指令的延迟是多少？因为如果不是单个周期，那么处理器必须不断地自行停止，直到获取下一条指令，那么它是如何处理的呢？
谢谢

Answer 1

是的，这就是它的发生方式，处理器停顿很多，这种情况在大型处理器和小型处理器上都存在，充其量难以为流水线处理器提供数据(尽管其中一些管道在 cortex-ms 上很浅，但仍然是流水线的)。
我使用过的许多部件，我接触过大多数供应商，闪存的时钟速度是内核的一半，所以即使在零等待状态下，你也只能每隔一个时钟得到一条指令(平均自然会产生开销) ) 如果一次取一个半字，如果一次取一个许多内核提供的字，那么理想情况下是每两个时钟两条指令或每一条指令。 thumb2 当然你会受到打击。 ST 肯定有一个预取器/缓存器的东西，它有一个很好的营销名称，做得很好。其他人也可能会提供这种服务，或者只是依赖于 arm 提供的各种不同的服务。
不同的 cortex-ms 具有不同的总线混合。我讨厌 von-Neumann/Harvard 的引用资料，因为实际的哈佛建筑几乎没有实际用途，因此“修改过的”形容词意味着他们可以做任何事情，并试图吸引在学校教授哈佛意味着表现的人。总线可以有多个传输中的事务，并且有不同数量的总线，这在您进入并释放外围设备的时钟时有些明显，apb1 时钟控制 ahb2 时钟控制等。外围设备，闪存等。但我们可以运行来自 sram 的代码，所以它不是哈佛。忘记哈佛和冯诺依曼术语，只关注实际实现。
总线文档与核心文档一样容易获得。如果您购买了正确的 fpga 板，您可以请求对内核进行免费评估，然后您可以近距离和个人地了解它是如何工作的。
一天结束时会有一些并行性，但在许多芯片上，闪存的速度是一半，所以如果您没有每次获取两个或有其他解决方案，那么如果您有其他相同的总线访问，您几乎无法做到并且经常停滞不前。同样，在许多这些芯片上，外设不能像内核一样快地运行，因此仅此一项就会导致停顿，但即使外设在相同的时钟上运行并不意味着它可以像 sram 一样快地绕过 csr 或数据访问，所以你也会在那里摆摊。
没有理由假设您将从这些部件中获得每个时钟性能的一条指令，而不是全尺寸的 arm 或 x86 或其他。
虽然有一些重要的细节没有记录在案，只有在您获得核心时才能看到，但每个核心和总线上都有文档，以便大致了解如何调整代码以更好地执行或调整您对它的实际执行方式的期望.我知道我已经在这里和其他地方证明了这一点，即使使用 ST 也很容易看到闪存和 sram 之间的性能差异，并看到执行基准测试所需的时钟比指令多。
你的问题在某些方面太宽泛了，cortex-m0 和 m3 完全不同，一个是第一个出来的，有很多功能，另一个是针对尺寸调整的，一般来说东西较少，不一定要竞争这边走。然后延迟多长时间等，严格来说是芯片公司和芯片公司内部的家族，所以问题非常广泛，所有的 cortex-m 产品，对这个问题有几十种不同的答案。 ARM制造内核而不是芯片，芯片供应商制造芯片并从各个地方购买IP并自己制造一些，该芯片的一小部分可能是他们从处理器供应商那里购买的一些IP。