verilog - 双方括号

Question

我正在尝试在 Verilog 中破译以下代码行:

assign ASIC_error_flag   = (StartTransfer & ~Bank_Slct[IO_Config_P2[13:12]]);

我怀疑这可能是取反总线“ Bank_Slct”与总线 IO_Config_P2 的第 13 位到第 12 位之间的比较。 ，但我以前从未见过这样的公共(public)汽车内的公共(public)汽车。这应该等同于什么？

Answer 1

内部方括号用于选择 IO_Config_P2 的一部分。信号，外括号依次用于选择 Bank_Slct 的一部分信号。
假设您声明了 Bank_Slct就像一个 4 字节的内存:

reg [7:0] Bank_Slct [0:3];

在这种情况下，您需要一个 2 位信号来选择 4 个字节之一(如内存地址)。表达式， IO_Config_P2[13:12] , 是 2 位选择信号。
当 IO_Config_P2[13:12]等于 2'b00 ，您正在选择字节 Bank_Slct[0] .
当 IO_Config_P2[13:12]等于 2'b01 ，您正在选择字节 Bank_Slct[1] ， ETC。
另一种方法是创建一个单独的信号( sel )，然后使用它:

wire [1:0] sel = IO_Config_P2[13:12];
assign ASIC_error_flag = (StartTransfer & ~Bank_Slct[sel]);

请参阅 IEEE Std 1800-2017，第 7.4.4 节存储器。