system-verilog - UVM 共享变量

Question

我对UVM有疑问。假设我有一个带有两个接口(interface)的 DUT，每个接口(interface)都有它的代理，用相同的时钟生成事务。这些事务由记分板上的分析导入(和写入函数)处理。我的问题是这两个事务都读取/修改记分牌的共享变量。

我的问题是:

1)我是否必须通过信号量明确地保证互斥？ (我想是的)

2) 一般来说，这是一种正确的方法吗？

3)和主要问题，可以以某种方式固定执行顺序吗？

根据该顺序，共享变量的值可能会发生变化，从而产生不一致。此外，该顺序由规范固定。

提前致谢。

Answer 1

虽然 SystemVerilog 任务和函数确实同时运行，但它们不会并行运行。了解并行性和并发性之间的区别很重要，并且已经很好地解释了 here .

因此，虽然 SystemVerilog 任务或函数可以与另一个任务或函数同时执行，但实际上它实际上并不同时运行(运行时上下文)。 SystemVerilog 调度程序保留所有需要在同一仿真时间上运行的任务和功能的列表，并且当时它在同一处理器(并发)上一个接一个(顺序)执行它们，而不是在多个处理器上一起执行(并行性)。因此，互斥是隐含的，您不需要在该帐户上使用信号量。

执行两个这样的并发函数的顺序不是确定性的，但它是可重复的。因此，当您在同一个模拟器上多次执行测试台时，执行顺序将是相同的。但是两个不同的模拟器(或同一模拟器的不同版本)可以以不同的顺序执行这些功能。

如果规范需要特定的执行顺序，您需要通过使这些任务/功能之一等待另一个来确保该顺序。在您的记分板示例中，由于您使用的是分析端口，因此您将有两个“写入”函数(可能使用 uvm_analysis_imp_decl 宏)同时执行。为了确保顺序，(因为函数不能等待)您可以 fork 出 join_none 线程并通过引入一个在第一个线程结束时触发的事件让一个线程等待另一个线程，另一个线程等待这个事件在开始时。