system-verilog - 在包内定义接口(interface)-6ren

system-verilog - 在包内定义接口(interface)

转载作者：行者123 更新时间：2023-12-04 06:42:48

24

4

在 IEEE Std 1800-2012我们可以找到包的描述和这些信息:

Types, nets, variables, tasks, functions, sequences, properties, and checkers may be declared within a package

我想知道，如果有什么特殊原因不能在包中定义接口(interface)？在我看来，它可能有用，但显然标准的创建者不会同意。

最佳答案

主要原因与 SystemVerilog 中存在的不同命名空间以及单独编译的要求有关。 Interfaces是一种设计元素(参见 1800-2012 LRM 3.2 节设计元素)，其定义存在于自己的命名空间中，使用前不需要编译。 Packages适用于具有特定编译顺序要求以及创建单独命名空间的类型。在标准的不同修订版中，最初的意图可能已经丢失。

Verilog 有一个 configuration允许您对不同库中存在的相同设计元素的不同实现的机制。

关于system-verilog - 在包内定义接口(interface)，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/25208857/

24

4

0

文章推荐： actionscript-3 - 获取 swf bool 参数

文章推荐： multithreading - OpenGL 和线程

文章推荐： actionscript-3 - 在 AS3 中创建一个(适当的)时间计数器

verilog - 结构 Verilog 和行为 Verilog 有什么区别？
如标题所示，结构 Verilog 和行为 Verilog 之间的主要区别是什么？最佳答案根据 IEEE 标准，这些术语没有严格的定义。然而，习惯上，结构是指使用模块实例来描述设计(尤其是对于较低
verilog - Verilog 中的简单状态机是什么样的？
我正在尝试简单地转换流程图 state machine进入 Verilog代码。但是我不知何故被以下内容困住了，因为我对 Verilog 几乎没有任何了解，所以我可能会遗漏一些东西。状态机检测到
verilog - verilog 中的参数化位域
是否可以在 verilog 中参数化位域？本质上，我想使用参数或替代方法来定义位范围。我能想到的唯一方法是使用如下所示的`define，但似乎应该有更好的方法。 `define BITFIELD_SE
verilog - Verilog 中的有符号乘法溢出检测
初学者在这里。我正在尝试在 Verilog 中编写一个简单的 16 位微处理器并在 Spartan 6 上实现它。 ALU 实现所有有符号操作(根本没有无符号操作)。所有输入都是连线并带有符号。结果存
verilog - verilog 中的数据类型错误
我写了一些 Verilog 代码，其中部分代码如下: int i; add_bit = 1'b0; for (i = 0; i < add_len; i++)
verilog - Verilog 中的有理数
我需要在我的 Verilog 代码中使用有理数。我寻找了任何资源，但找不到有关此问题的任何信息。如何在 Verilog 中定义有理数。最佳答案 Verilog 有一个 real用于实数(浮点)数的数
verilog - verilog 中的除法
我正在自学verilog。我正在阅读的这本书在介绍章节中指出，要执行除法，我们使用“/”运算符或“%”运算符。后面几章都说除法对于verilog来说太复杂了，不能综合，所以要进行除法就引入了很长的算法
verilog - Verilog 中的参数数组
是否可以在 Verilog 中创建 parameter 数组？例如，类似于以下内容: parameter[TOTAL-1 : 0] PARAM_ARRAY = {1, 0, 0, 2} 如果不可能，那
verilog - Verilog 如何处理负数？
例如，假设我有一个 reg [7:0] myReg我给它赋值 -8'D69 我知道 Verilog 将它存储为 2 的补码，所以它应该存储为 10111011 我现在的问题是是否要对其执行操作，例如
verilog - verilog 中的指数
我正在尝试编写一个用于遗传算法的适应度函数，该函数包含指数部分。那么我该如何实现这个函数( e^x )，其中 e :the base=2.7 ,x:exponent 在 verilog HDL 语言中
verilog - Verilog 中的对数
我在verilog中有一个语句，看起来像integer level = log(N)(其中N是一个参数，级别待确定)但我知道我无法在verilog中执行复杂的数学语句，所以我想知道是否有替代解决方案来
verilog - Verilog 中的子模块
在 Verilog 中，您可以简单地使用模块语法创建模块。如何创建多个模块并调用另一个模块？我的主模块有以下模块: module Lab7Part1(SW, HEX0, HEX1, HEX2, HE
verilog - 我如何知道我的代码是否可综合？ [Verilog]
在使用自上而下的方法在 verilog 中设计电路时，我可以从电路的行为开始，然后定义每个模块中的细节，以构建可综合的结构电路。但我怎么知道我的代码是否可综合呢？是否有任何指南可以遵循来支持 veri
verilog - Verilog 支持短路评估吗？
如果我有一个 if 语句，例如: if(risingEdge && cnt == 3'b111) begin ... end 如果risingEdge不为真，它会检查cnt吗？这在 HDL 内部
verilog - verilog 中的二进制补码
我一直在尝试构建一个模块，该模块返回(3 位)输入的二进制补码表示(第一位是符号)。我认为以下代码在概念上是正确的，但我可能遗漏了它的结构:当我尝试编译时，出现以下错误: (vlog-2110) Il
verilog - 移位寄存器 Verilog
我对 HDL 语言非常陌生。我有一个关于如何对移位寄存器进行编程的问题。 (我知道我转向另一个方向)。为什么本书使用 wire[N-1:0] r_next？我的实现有什么缺点？谢谢我的第一次尝试如下
verilog - Verilog 输入输出线出现问题
郑重声明，我是一个十足的 Verilog 新手。我正在编写一个使用一些双向总线的模块。 inout wire [KEY_SIZE-1:0] prevKey; inout wire [TAG_SIZE-
verilog - verilog 中行为流和数据流的区别
我进行了搜索以了解 verilog 中的行为代码和数据流代码之间的区别。最后我找不到很好的例子，到处都在讲述他们所做的事情。例如: “它非常简单。名称本身就解释了它们是什么。数据流是描述程序的一种方式
verilog - Verilog 中的子模块
在 Verilog 中，您可以简单地使用模块语法创建模块。您如何创建多个模块并从另一个模块调用一个？我有以下模块是我的主要模块: module Lab7Part1(SW, HEX0, HEX1, H
verilog - Verilog 中的事件调度
我正在学习 verilog 分层事件队列。我对非事件事件有一点疑问。我知道它们是在当前模拟时间完成所有事件事件后执行的。但是我写了一个简单的代码来更好地理解这个概念，但我得到的结果让我感到困惑。这是我

首页

博学

6Ren·AI

商城

system-verilog - 在包内定义接口(interface)