vhdl - 估计 VHDL 实现所需的面积

Question

我有一些 VHDL 文件，我可以在 Debian 上用 ghdl 编译它们。一些人已将相同的文件改编为 ASIC 实现。算法有一个“大面积”实现和一个“紧凑”实现。我想编写更多实现，但要评估它们，我需要能够比较不同实现所占用的面积。

我想在不安装任何专有编译器或获取任何硬件的情况下进行评估。充分的评估标准是估计 GE(等效门)面积，或某些 FPGA 实现所需的逻辑片数。

Answer 1

从数触发器 (FF) 开始。它们的数量(几乎)由您编写的 RTL 代码唯一定义。有了一些经验，您可以通过检查代码得到这个数字。

通常，#FF 与总面积之间存在良好的相关性。一个古老的经验法则是，对于许多设计，组合区域与顺序区域大致相同。例如，假设触发器的面积数是门阵列技术中的 10 个门，则 #FFs * 20 会给您一个初步估计。

当然，设计特征具有重大影响。对于面向数据路径的设计，组合区域会相对较大。对于面向控制的设计，情况正好相反。对于标准单元设计，顺序区域可能更小，因为 FF 效率更高。对于时序关键设计，由于综合工具的时序优化，组合区域可能大。

因此，剩下的问题就是找出适合您的设计类型和目标技术的乘数是多少。该策略可以是进行一些实验，或者查看先前的设计结果，或者询问其他人。从那时起，估算就是将代码中已知的#FF 与该因子相乘。