system-verilog - 如何在 VLSI 设计中物理实现寄存器的后门访问？

Question

可综合寄存器通常可以使用使用地址和数据总线的访问技术进行验证(这些总线是硅芯片上实际硬件的重要组成部分)。但是这种传统的访问技术消耗的时间是有限的。

使用 UVM 注册抽象层 (RAL) 是验证设计中 RTL 寄存器的一种非常有效的方法。这种方法的关键特征之一是“后门访问”，凭借它可以访问(即读取或写入)中的任何 RTL 寄存器零模拟时间。后门访问机制使用分层 HDL 路径来实现。

问题是硅片上的哪些物理配置使零时间访问成为可能？

Answer 1

您不在硅片上使用任何特殊的物理配置来启用后门访问。 UVM 与仿真一起使用，在仿真中您可以访问设计中任何信号的值。最多，设计人员可以为您创建一些一次性信号，以收集分散在整个设计中的寄存器位。