signals - "signal"是否意味着 VHDL 中的 δ 延迟？

Question

您好，我想知道信号声明如何在 VHDL 中真正起作用。它是否意味着延迟，因为它是内部信号？信号有内部存储器吗？
例子:

Architecture SD_BEH of SD is
signal C: std_logic;
begin
 process (A)
  begin 
   C<=A;
   if (C='1') then B<=A;
   else B<= '0';
   end if;
  end process;
end SD_BEH;

C 的这个声明是否引入了 δ 延迟？如果是为什么？它是 VHDL 中的标准吗？谢谢。

Answer 1

信号仅在增量周期结束时传播，因此您可以以某种方式将其称为具有“内存”。将 VHDL 视为对真实硬件的描述，信号没有任何内存，除非它们被建模，例如通过使用时钟进程来描述寄存器。

假设您上面的内容是尝试对组合逻辑进行建模，它将无法正确模拟，因为敏感度列表不完整。需要明确的是，它会在根据 VHDL 语言规则编写时“正确”模拟，但它不会描述任何类型的正常真实硬件。为了使其匹配，请考虑以下小改动:

Architecture SD_BEH of SD is
signal C: std_logic;
begin
 process (A, C) -- add C to the sensitivity list
  begin 
   C<=A;
   if (C='1') then B<=A;
   else B<= '0';
   end if;
  end process;
end SD_BEH;