vhdl - 在 Spartan 3 中的进程之间移动数据

Question

我有两个进程 A 和 B，每个进程都有自己的时钟输入。

时钟频率略有不同，因此不同步。

进程A从一个IC采样数据，这个数据需要传递给进程B，然后B进程需要把这个数据写入另一个IC。

我目前的解决方案是在进程 A 和 B 之间使用一些简单的握手信号。内存已在进程 A 内声明为分布式 RAM(128 字节，作为 std_logic_vector(7 downto 0) 的数组)(不是 block 内存)。

我正在使用 Xilinx 的 Spartan 3AN 和 ISE Webpack。

但这是正确的做法吗？

我在某处读到 Spartan 3 具有支持两个时钟的双端口 block 内存，这样会更正确吗？

我问的原因是因为我的设计行为不可预测，在这种情况下我只是讨厌魔术。 :-)

Answer 1

除了非常特殊的异常(exception)情况，在两个独立时钟域之间移动数据的唯一正确方法是使用异步 FIFO(也更准确地称为多速率 FIFO)。

在几乎所有 FPGA 中(包括您正在使用的 Xilinx 部件)，您都可以使用供应商创建的 FIFO——在 Xilinx 的情况下，您可以通过使用 CoreGen 工具自行生成 FIFO 来实现。

您也可以使用双端口 RAM 和适当的握手逻辑自行构建这样的 FIFO，但与大多数事情一样，除非您有充分的理由这样做，否则您不应该自己重新发明。

您还可以考虑您的设计是否真的需要有多个时钟域。有时这是绝对必要的，但这比大多数刚开始相信的人要少很多，很多。例如，即使您需要以多种速率运行的逻辑，您通常也可以通过使用单个时钟和适当生成的同步时钟使能来处理。