VHDL 输入端口

Question

我在使用 inout 端口创建实体时遇到问题。我尝试编写以下代码，其中 A 是输入，B 是输出，并且工作正常。但是一旦我将 A 更改为 inout 端口，它就会实现但不会模拟。谁能告诉我是什么问题？

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity Problem2 is
Port ( A : inout  integer;
       B : out  integer
          );
end Problem2;

architecture Behavioral of Problem2 is

procedure change (signal A: inout integer; signal B: out integer) is 
begin
B<=A after 20 ns;
end change;

begin

change(A=>A, B=>B);

end Behavioral;

Answer 1

过程“change”是 A 上的驱动程序，但不明确驱动任何东西，因此 A 将被驱动到“U”。尝试此更改，它应该可以满足您的期望:

procedure change (signal A: inout integer; signal B: out integer) is 
begin
  A <= 'Z';
  B <= A after 20 ns;
end change;