module - 在verilog中实例化一个模块

Question

在 verilog 文件中实例化模块时出现错误。我正在像这样实例化:

module lab3(input clk,set,reset,plus,minus,start,button,output reg [3:0]led,output reg [6:0]y);

wire [3:0] indicesgu[3:0];
reg [1:0] going;
reg alsogoing,yes;


if (going==1 && alsogoing)
begin
 up_counter up_0 
 indicesgu  ,
 indices    ,
 alsogoing
 );
end

我的 up_counter 模块开始为:

module up_counter(input [3:0] indices_in [3:0],output [3:0]indices[3:0],output alsogoing);

reg [3:0]indices[3:0];
reg [2:0]current,setting;

当我尝试在 Xilinx 中编译时，它显示出意外的 token up_counter。
提前致谢。

Answer 1

您的 lab3 有几个问题模块。

您需要一个 endmodule在末尾。

你不应该实例化 up_counter在 if 内. Verilog 不支持这样的条件实例。

您需要在实例名称后添加一个左括号 up_0 .