VHDL LFSR 通过 FPGA 板 SMA 连接器输出

Question

我最近开始为学校做一个 FPGA 项目，我之前从未使用过 VHDL，所以我尽力将我的程序拼凑在一起。总的来说，我的目标是让 prbs 或 LFSR 随机生成。我的 vhdl 代码在 xilinx ISE 软件中 check out 并在测试台上正常运行，但我需要将项目闪存到板上并将示波器连接到板上的 SMA 连接器之一，我的问题是如何将我的输出转发到Spartan 6 板上的单个 SMA 连接器

library IEEE;
use IEEE.std_logic_1164.all;

entity LFSR is
port (
  clock    : std_logic;
  reset    : std_logic;
  data_out : out std_logic_vector(9 downto 0)
 );
 end LFSR;

 architecture Behavioral of LFSR is

 signal lfsr_reg : std_logic_vector(9 downto 0);

begin

 process (clock)
variable lfsr_tap : std_logic;
begin
if clock'EVENT and clock='1' then
  if reset = '1' then
    lfsr_reg <= (others => '1');
  else
    lfsr_tap := lfsr_reg(6) xor lfsr_reg(9);
    lfsr_reg <= lfsr_reg(8 downto 0) & lfsr_tap;
  end if;
end if;
 end process;

  data_out <= lfsr_reg;

end Behavioral;

现在我只想将输出/输出转发到 SMA 连接器，这样我就可以在示波器上获得结果，任何帮助都会很棒

Answer 1

您只需要将 I/O 映射到 FPGA 芯片上的实际引脚。这是在约束文件(通常是 .ucf )中完成的，您可以手动编辑(它只是文本)，也可以让工具为您处理。

在较新的 ISE 工具中，PlanAhead 对此负责 - 您可以从 ISE Processes Pane(选择 User Constraints -> I/O Pin Planning (PlanAhead) - Post-synthesis)打开它。

这将打开 PlanAhead 并为您提供设计中的 I/O 列表(您的 clock 、 reset 和 data_out )。现在您只需要将这些映射到正确的 FPGA 引脚。查看您的电路板文档，找到时钟输入、按钮(用于复位)和 SMA 连接器的位置。

PlanAhead 应该创建 .ucf文件，并将其添加到您的项目中。之后，您可以在 ISE 编辑器中对其进行编辑 - 一旦其中包含一些初始内容，它就变得一目了然。

另外，请查看 this Xilinx guide (从第 100 页起)的分步指南。