dynamic - VHDL - 动态 std_logic

dynamic - VHDL - 动态 std_logic_vector 大小

转载作者：行者123 更新时间：2023-12-04 05:02:35

24

4

在 VHDL 中有没有一种方法可以声明一个 std_logic_vector以至于它的大小根据输入的大小不断变化？

我想做的是，输入一个 std_logic_vector 8 位，然后有一个动态 std_logic_vector存储输入值的信号。然后，下次再次接收输入值时，我将该值连接到动态信号的末尾，依此类推。

最佳答案

您正在寻找的行为是不可能的。 std_logic_vector的尺寸必须在编译时知道。由于 VHDL 用于描述硬件，因此 std_logic_vector动态大小将对应于动态硬件(例如，在运行时实例化更多寄存器)。这是不可能的。

你所描述的听起来像一个移位寄存器。你可以定义一个 std_logic_vector(MAX_LEN-1 downto 0)然后在收到新值时将每个字节移到更高的字节位置。

关于dynamic - VHDL - 动态 std_logic_vector 大小，我们在Stack Overflow上找到一个类似的问题： https://stackoverflow.com/questions/15969179/

24

4

0

文章推荐： groovy - 嵌套映射中的叶节点

文章推荐： asp.net-mvc - 链接到 MVC 中的 HTML 帮助页面

VHDL 多个 std_logic_vector 到一个大的 std_logic_vector
我有四个 std_logic_vectors (15 downto 0) 并想将它们堆叠成 std_logic_vector (63 downt 0) 到目前为止我已经找到了一种方法，但它是正确的
concatenation - 如何使用串联通过 std_logic_vector 移动 std_logic_vector
假设我有 2 个 std_logic_vectors: inputA : std_logic_vector(31 downto 0) inputB: std_logic_vector(31 down
vhdl - 如何移动 std_logic_vector？
我想要移位 std_logic_vector。但是这段代码有一个错误: architecture led_main of testing is signal clk_cnt : std_lo
VHDL - std_logic_vector 问题
我正在用累加器编写一个 4 位二进制加法器: library ieee; use ieee.std_logic_1164.all; entity binadder is port(n,clk,
vhdl - 如何通过枚举索引 std_logic_vector
我有一个像这样的 std_logic_vector: cntrl_signals:out std_logic_vector(4 downto 0); 对该向量有索引的一种方法是为每个向量显式定义一个常
syntax - 如何在VHDL中odt_prehh std_logic_vector？
我正在VHDL中开发一个小东西，这是一个相当新的东西。我在弄清楚如何将较大的std_logic_vector切成较小的std_logic_vector时遇到麻烦。例如，我有3个信号: signal
vhdl - 为什么我不能增加这个 `std_logic_vector`
这是怎么回事？为什么我会收到“运算符参数类型不匹配”的消息，我该如何修复它？ -- -- 32-bit counter with enable and async reset -- architect
vhdl 减去 std_logic_vector
我正在尝试减去 2 个标准逻辑向量并得到错误 p2 <= p1(11 downto 0)- idata(11 downto 0); Error (10327): VHDL error at sub.v
VHDL:将数值放入 STD_LOGIC_VECTOR 变量的代码
我想在 STD_LOGIC_VECTOR 类型的变量中输入一个数字，但编译器有问题。 signal cl_output_ChA : STD_LOGIC_VECTOR (16-1 downto 0)
vhdl - 将枚举类型转换为 std_logic_vector VHDL
我想知道是否可以将枚举类型(如 FSM 状态)转换为 std_logic_vector 或整数。我正在使用 OSVVM 为 FSM 做一个测试平台，我想使用记分板包自动将预期状态与实际状态进行比较。
vhdl - 将长 std_logic_vector 与零进行比较
在模拟中，这很完美。这是检查的最佳方式吗可综合代码的零。会产生什么资源？ signal vector_slv : std_logic_vector(2048 downto 0); ... if (v
vhdl - 添加 std_logic_vectors 时出错
我想要一个添加两个 std_logic_vectors 的简单模块。但是，在使用代码时下面的 + 运算符不会合成。 library IEEE; use IEEE.std_logic_1164.all
wildcard - VHDL STD_LOGIC_VECTOR 通配符值
我一直在尝试用 VHDL 代码为我在 Altera DE1 板上实现的简单 16 位处理器编写有限状态机。在有限状态机中，我有一个 CASE 语句来处理不同的 16 位指令，这些指令由 16 位 ST
vhdl - 签名到 std_logic_vector，切片结果
我需要取结果的绝对值，并且我只对最高有效位感兴趣。这就是我所做的: data_ram_h (others => '0')); begin data_ram_h<= std_logic_vec
controller - 两个 STD_LOGIC_VECTORS 的按位与运算
嘿，我想知道在 VHDL 中是否有可能与两个 STD_LOGIC_VECTORS一起。例如，我正在编写一个将字符输出到 VGA 监视器的 VHDL 程序。我有一个向量 PixelRow: IN STD
vhdl - 如何索引 vhdl std_logic_vector？
我有以下声明: signal count:STD_LOGIC_VECTOR (3 downto 0); signal txbuff:STD_LOGIC_VECTOR (7 downto 0); dou
integer - 什么时候应该使用 std_logic_vector，什么时候应该使用其他数据类型？
我是 VHDL 新手，无法确定哪些数据类型适合在哪里使用。如果我理解正确，对于综合来说，所有顶级实体端口都应该声明为 std_logic_vector 或 std_logic ，而不是任何其他类型。
syntax - VHDL 将十进制值分配给 std_logic_vector
我正在尝试将十进制值添加到 10 位 std_logic_vector 而不必描述每一位。虽然在这种特殊情况下可能不值得麻烦，但我相信将来知道会很好。到目前为止，我有: signal h_c
VHDL - 如何检测 std_logic_vector 的变化？
我有一个 std_logic_vector，我需要知道它何时发生一些变化。到目前为止，我是这样写的: process (cp, l1) begin if rising_edge(cp) the
vhdl - 我想检查 std_logic_vector 是否包含负整数
如何检查 if (...) then ... end if;如果 std_logic_vector 变量包含负数的位，则构造？如果它是负数，我必须给它分配一个零值。我有 : signal sum :

首页

博学

6Ren·AI

商城

dynamic - VHDL - 动态 std_logic_vector 大小