vhdl - 警告 : Design contains 1 high-fanout nets. 扇出数 1000 将用于涉及这些网络的延迟计算。 (TIM-134)

Question

我在同步时收到此警告。带有 Synopsys 设计编译器的 vhdl 代码。
我怎样才能消除这个警告？

Answer 1

这是一个有用的警告:它是一个警告而不是一个错误:为什么要消除它？

1) 高扇出预期吗？如果没有，找出它发生的原因，如果结果是错误，(我想要一个寄存器，而不是 32!)修复它。
2) 如果高扇出是真实的，并且您可以容忍因此产生的缓慢时序，则增加综合工具中的扇出限制。
3) 如果高扇出是真实的，并且您不能容忍缓慢的时序，那么检查工具是否复制了足够多的信号以减少扇出并改善时序。它会在某处报告重复的信号。

4)如果您的过程要求您删除每个综合警告(我从来没有在这种情况下工作过)然后自己复制信号(并添加综合属性以防止它们被删除!)以减少足够的扇出以消除警告。
但这会导致设计困惑，难以维护。